行动处理器大厂正全力发展下世代三维晶片(3D IC)。随着四核心处理器大举出笼，记忆体频宽不敷使用的疑虑已逐渐浮现，因此联发科、高通(Qualcomm)及三星(Samsung)皆已积极导入3D IC技术，以提升应用处理器与Mobile DRAM间的输入/输出(I/O)频宽，从而实现整合更多核心或矽智财(IP)的系统单晶片(SoC)设计。

工研院IEK系统IC与制程研究部研究员蔡金坤表示，行动处理器迈向多核设计已势在必行；国际晶片大厂高通、辉达(NVIDIA)及三星均早早推出四核心产品卡位，而联发科亦在2012年底以Cortex-A7四核方案赶搭这股风潮。此外，多家中国大陆晶片商更计划于2013上半年加入战局，甚至于2014年进一步发展六或八核心应用处理器，将晶片“核心”战况拉高一个层级。

不过，蔡金坤分析，中央处理器(CPU)核心倍增后，由于本身加上绘图处理器(GPU)、无线区域网路(Wi-Fi)晶片及感测器等资讯运算需求激增，将占用大量记忆体I/O频宽；因此，包括高通、三星及联发科已开始部署3D IC方案，规画运用新世代Wide I/O封装技术标准堆叠处理器与记忆体，进一步扩充资讯传输通道，以提升多核心晶片工作效率，并降低I/O功耗。

蔡金坤透露，三星具备逻辑IC与记忆体双重技术，正着手展开3D IC设计，预期2014～2015年可望揭露较明确的技术进展，以克服下一代八核心SoC频宽不足，影响整体系统效能的问题。该公司预计利用安谋国际(ARM)的big.LITTLE架构，以20奈米(nm)以下制程整合各四颗Cortex-A15与Cortex-A7，让处理器时脉大增至2.5～3GHz水准；同时将行动记忆体升级至LPDDR3规格，再透过3D封装串连逻辑晶片，达到多通道12.8Gbit/s频宽。

与此同时，联发科也和工研院“n+2”晶片研发计划紧密配合，布局处理器整合非挥发性记忆体(NVRAM)的3D IC设计方案。据悉，该计划目标系打造超越现有四核心晶片下两个世代的多核CPU加多核GPU处理器，以满足行动与运算设备融合的设计趋势，并让系统能顺畅支援超高速联网、扩增实境(AR)、全高画质(FHD)和3D显示等创新功能。

事实上，超越四核心设计并非易事，尤其是记忆体频宽不足问题，将无法发挥预期的系统效能，除非能改善频宽，否则贸然增加核心也只是徒增功耗。以苹果(Apple)最新的A5X及A6处理器为例，仍仅止于双核心设计，却透过堆叠式封装层叠(PoP)技术，将处理器与LPDDR2记忆体的I/O通道扩充至两个，优化系统资讯读写效率，从而与大量搭载四核心处理器的Android机种比拼效能。